伟芯科技ESD知识分享——静电放电防护设计之基本概念

伟芯科技（绍兴）有限公司，绍兴集成电路小镇已入住的专业的集成电路静电保护（ESD）技术和IP产品提供商，在ESD保护业务领域积累了丰富的理论基础和实战案例，成功解决了大规模SOC产品、多电源域多管脚产品、RF高频产品、高压产品和finfet等产品的ESD可靠性问题。为广大集成电路企业客户提供ESD IP库开发、全芯片ESD保护方案、ESD失效分析和改进方案、ESD专利授权等产品和服务。

在伟芯官网中，我们将教导您有关集成电路的ESD知识，并介绍集成电路的 ESD 规格标准以及集成电路产品的ESD测试方法；再来，我们将教导您有关集成电路的各种ESD防护设计，其相关技术含括制程 (Process)、元件(Device)、电路 (Circuits) 、系统 (Systems) 、以及测量(Measurement) 。这些相关技术的介绍及设计实例的说明，必能协助您解决贵公司集成电路产品所遭遇到的 ESD问题。

第四章 静电放电防护设计之基本概念

4.1 防护电路之设计概念

　　静电放电防护电路(ESD protection circuits)是集成电路上专门用来做静电放电防护之用，此静电放电防护电路提供了ESD电流路径，以免ESD放电时，静电电流流入IC内部电路而造成损伤。人体放电模式(HBM)与机器放电模式(MM)之ESD来自外界，所以ESD防护电路都是做在焊垫PAD的旁边。在输出PAD，其输出级大尺寸的PMOS及NMOS组件本身便可当做ESD防謢组件来用，但是其布局方式必须遵守Design Rules中有关ESD布局方面的规定。在输入PAD，因CMOS集成电路的输入PAD一般都是连接到MOS组件的闸极(gate)，闸极氧化层是容易被ESD所打穿， 因此在输入垫的旁边会做一组ESD防护电路来保护输入级的组件。在VDD pad与VSS pad的旁边也要做ESD防护电路 ，因为VDD与VSS脚之间也可能遭受ESD的放电。 

　　ESD防护电路的安排必须全方位地考虑到ESD测试的各种组合，因为一颗IC的ESD failure threshold是看整颗IC所有脚中，在各种测试模式下，最低之ESD耐压值为该颗IC的ESD failure threshold。因此，一个全芯片ESD防护电路的安排要如图4.1-1所示。在图4.1-1中，Input pad与Output pad要具有防护PS，NS，PD，及ND四种模式的静电放电，另外，VDD到VSS也要有ESD防护电路。 

图4.1-1 全方位静电放电防护电路的安排 

因ESD防护电路是为了防护ESD而加入的，故在积体电路正常操作情形下，该ESD防护电路是不动作的，因此在加入ESD防护电路于集成电路中之时，必需要考虑到表4.1-1所列举之注意事项。其中，在设计上除了要能符合积体电路所要求的ESD防护能力之外，也要尽可能地降低因为加上该ESD防护电路而增加的成本，例如布局面积的增大或者制造步骤的增加等。 

表4.1-1 CMOS集成电路芯片上静电放电防护电路的设计考量

　　另外，在一些前人设计的ESD防护电路中，尤其是在Input pad，其ESD防护电路只安排在Input pad与VSS之间，Input pad到VDD之间没有安排ESD防护电路，如图4.1-2所 示。 

图4.1-2 异常静电放电损伤集成电路内部电路的示意图 

　　当ND模式的ESD放电发生时，此负的ESD电压会先经由Input到VSS之间的ESD防护电路跑到VSS电源线上，沿着VSS电源线流向VDD与VSS之间的ESD防护电路，再经由此VDD与VSS之间的ESD防护电路转到VDD电源线上，最后由VDD pad流出此IC。 

　　ND模式的静电放电在图4.1-2中是藉由Input到VSS以及VDD与VSS之间的ESD防护电路来旁通ESD电流。有些人抄到了Input到VSS之间的ESD防謢电路，却忘了加上VDD与VSS之间的ESD防护电路，这时在ND模式ESD测试组合之下，集成电路的内部电路常常先被ESD放电电流所损坏，但是在Input pad上的ESD防护电路确毫发未伤，这种内部电路损伤无法自Input pad的I-V变化观测得到，必须再经由IC功能测试分析才会发现。随着芯片的尺寸越做越大，环绕整个芯片的VDD与VSS电源线也越拉越长，寄生的电容电阻效应便会显现出来，当IC的布局造成电源线的杂散电容电阻效应如图4.1-2所示时(Rss, Rdd, C)，这些杂散电阻电容会延迟ESD电流经由VDD与VSS之间的ESD防护电路旁通而过。这时，来不及渲泄的ESD电流便会借着电源线的相连接而进入到IC内部电路中，IC的内部电路在布局上一般都以最小尺寸来做，也不会考虑ESD的布局方式，因此IC内部电路更易被此种ESD电流所损伤。因此，会造成异常的ESD损伤现象，也就是在I/O pad上的ESD防护电路都好好的，但内部电路已死得很难看，这种内部损伤是无法从单一输入脚或输出脚的I-V变化看得出来的。 

　　因此，当芯片尺寸(die size)较大时，Input pad的ESD防护电路就必须要如图4.1-1所示，在Input pad与VDD之间也要提供ESD防护电路来直接旁通ESD电流，而不要只藉由VDD与VSS之间的ESD防护电路来间接放电。有关高效率的VDD与VSS之间的ESD防护电路设计，在第七章有详细介绍。 

4.2 防护组件之选用

　　在集成电路中加入ESD防护电路，该ESD防护电路要发挥防护效果，以避免集成电路内的组件被ESD所损伤。当ESD电压出现在I/O脚位上时，制作于该I/O Pad旁的ESD防护电路必须要能够及早地导通来排放ESD放电电流。因此，ESD防护电路内所使用的组件必须要具有较低的崩溃电压(breakdown voltage) 或较快的导通速度。 

　　在CMOS集成电路中，可用来做ESD防护的组件如下列所示： 

(1)电阻 (Diffusion or poly resistor) ;

(2)二极管 (p-n junction) ;

(3)金氧半(MOS)组件 (NMOS or PMOS) ;

(4)厚氧化层组件 (Field-oxide device) ;

(5)寄生的双载子组件 (Bipolar junction transistor) ;

(6)寄生的硅控整流器组件 (SCR device, p-n-p-n structure) .

　　这些组件可以用来设计组合成各式各样的静电放电防护电路，因此各式各样的专利也已被提出来。有关专利部份，第九章有详细资料介绍。 

　　接下来我们先了解一下上述各种组件的特性，其中电阻具有阻挡电流的能力，因此经常与其它组件共同使用以提升该组件的ESD耐受能力。各种组件的I-V 特性如图4.2-1所示。虽然集成电路的ESD规格上都是标示电压值，例如HBM ESD要2000V，但在实际测试上ESD放电现象是接近电流源(current source)的性质，放电电流的大小在第二章已有叙述。因此，一ESD防护组件在ESD stress之下，如果具有较低的工作电压(operating voltage)，则在该ESD防护元件上所产生的电能(power) 就会较小，也就是因静电放电而产生的热量就会较小。这些热量就由该ESD防护组件来承受，当静电放电所产生的热量大于该ESD防护组件所能承受的极限值，该ESD防护组件便会烧毁，如果要能承受更大的ESD放电电流，则必需增加该ESD防护组件的组件尺寸及布局面积以提升其承受能力。 

图4.2-1 各种ESD防护组件的I-V特性 

　　从图4.2-1可知，各种ESD防护组件在顺向偏压及逆向偏压之下，其工作电压是不相同的，例如二极管组件在顺向偏压之下的工作电压约在0.8 ~ 1.2V左右，但是该二极管组件在逆向偏压之下的工作电压约在-13 ~ -15V左右。因此，当相同大小的ESD放电电流流经该二极管组件时，在逆向偏压情形下所产生的热量远大于该二极管组件在顺向偏压情形下的热量，也就是说在相同组件尺寸大小的前提之下，二极管组件在顺向偏压之下所能承受的ESD电压将远大于该组件在逆向偏压之下所能承受的ESD电压值。因此，如何设计一个具有高ESD承受能力但只占用小布局面积的ESD防护电路，必须要考虑组件在不同偏压之下的特性 。 

　　至于MOS组件或厚氧化层(Field-oxide)组件的ESD承受能力，跟该组件的第二次崩溃点电流(It2, secondary-breakdown current)有关。当ESD放电电流大于该组件的It2，该组件便会造成不可回复性的损伤。有关MOS组件或厚氧化层(Field-oxide)组件的It2量测方法，我们在第五章将有详细介绍。 

　　在各种ESD防护组件之中，由于SCR组件在顺向偏压与逆向偏压之下的工作电压都只有 ~ 1V左右，因此SCR元件可在更小的布局面积之下承受极高的ESD电压。有关使用SCR组件来设计ESD防护电路，在第六章将有详细介绍 。 

4.3 静电放电防护电路的实例

　　利用上述的各种组件可以组合成不同型式的ESD防护电路，常见的输入级ESD防护如图4.3-1所示。在图4.3-1中 ，有五种不同的设计，其ESD耐压能力也各不相同，表4.3 -1显示各种组件在同一0.8微米CMOS制程下之ESD耐压能力。组件的布局面积越大，耐压度当然会提升，因此我们可以用单位布局面积上的ESD承受能力来做比较。在表4.3 -1中，横向硅控整流器(lateral SCR)组件具有明显的优越性 ，在高集积度的要求下，SCR组件可以在较小的布局面积下提供CMOS集成电路较高的ESD防护能力。 

图4.3-1 CMOS集成电路中几种常见的输入级ESD防护电路 

表4.3-1 各种组件在0.8微米CMOS制程下ESD耐压能力之比较