伟芯科技ESD知识分享——制程上(Process Level)的改进方法

伟芯科技（绍兴）有限公司，绍兴集成电路小镇已入住的专业的集成电路静电保护（ESD）技术和IP产品提供商，在ESD保护业务领域积累了丰富的理论基础和实战案例，成功解决了大规模SOC产品、多电源域多管脚产品、RF高频产品、高压产品和finfet等产品的ESD可靠性问题。为广大集成电路企业客户提供ESD IP库开发、全芯片ESD保护方案、ESD失效分析和改进方案、ESD专利授权等产品和服务。

在伟芯官网中，我们将教导您有关集成电路的ESD知识，并介绍集成电路的 ESD 规格标准以及集成电路产品的ESD测试方法；再来，我们将教导您有关集成电路的各种ESD防护设计，其相关技术含括制程 (Process)、元件(Device)、电路 (Circuits) 、系统 (Systems) 、以及测量(Measurement) 。这些相关技术的介绍及设计实例的说明，必能协助您解决贵公司集成电路产品所遭遇到的 ESD问题。

6.2 制程上(Process Level)的改进方法

　在制程上为加强深次微米CMOS IC的ESD防护能力， 目前发展出两种制程技术以应用于量产制程中。 

6.2.1 ESD-Implant Process(防静电放电布植制程)

　在图6.2-1中，显示出两种不同的NMOS组件结构，在左半边的是次微米制程下的标准组件结构，拥有LDD的汲极(Drain)及源极(Source)，此LDD是用来减低MOS之汲极端在信道(channel)下的电场强度分布，以克服因热载子效应( Hot carrier effect)所造成的I-V特性因使长时间用而漂移的问题。但这个LDD结构做在MOS组件信道(channel)的两端，LDD的深度(junction depth)只有约0.02μm，这等效在汲极与源极的两端形成了两个"尖端"，ESD放电作用类似于雷击，"尖端放电"的现象便容易发生在LDD这个尖端结构上，当这种LDD组件用于输出级(output buffer)，NMOS组件很容易便被ESD所破坏，即使NMOS组件在输出设计中拥有很大的尺 寸(W/L)，其ESD防护能力在HBM测试下仍常低于1000伏特 。 

图6.2-1

　为了克服因LDD结构所带来ESD防护能力下降的问题，制程上便发展出ESD-Implant Process，其概念乃是在同一CMOS制程中，做出两种不同的NMOS组件，一种是给内部电路用，具有LDD结构的NMOS组件，另一种是给I/O(输入/输出)用，但不具有LDD结构的NMOS组件。要把这两种组件结构合并在同一制程中，便需要在原先的制程中再加入一层ESD-Implant用的Mask(光罩)，利用此ESD-Implant Mask再加上一些额外的制程处理步骤，便可在同一制程中做出不同的NMOS组件。由于用ESD-Implant Mask做出的元件不具有LDD的结构，其结构像传统long-channel的制程所做出的组件，故其像早期的NMOS组件一样，能拥有较高的ESD防护能力。利用ESD-Implant Process做出来的NMOS 组件拥有较深的接面深度(Junction Depth)，故其会有较严重的横向扩散作用，这导致利用ESD-Implant Process做的NMOS组件不能用太短的channel length(L)。例如，在一0.6μm的CMOS制程下，ESD-Implant Process的NMOS组件最小信道长度L是1.4μm。 

　另外，用ESD-Implant Process做的NMOS组件与LDD结构的NMOS组件不同，故需要额外的处理及设计来抽取这种ESD-Implant NMOS组件的SPICE参数，以利电路仿真与设计工作的进行。虽然ESD-Implant的NMOS组件会增加制程处理上的步骤，增加信道长度L，增加组件参数抽取上的处理，但这些成本上的增加却可换来CMOS IC在ESD防护能力上的有效提升。例如图6.2-1所示，在相同channel width (W=300μm)情形下，LDD结构的NMOS组件，其ESD防护能力只有约1000V(HBM)；但ESD-Implant的NMOS元件，其ESD防护能力可提升到4000V。 

　此外，有另一种ESD-Implant的做法，如图6.2-2所示，把一浓掺杂浓度硼(P型)打入在contact正下方N型diffusion与P-substrate接触面之间，以降低该接面的崩溃电压，例如在一0.35微米的制程中，可把原先约~8V的接面崩溃电压降低到约 ~6V。因为该接面具有较低的崩溃电压，当静电放电出现在该NMOS组件的汲极(drain)时，静电放电电流便会先由该低崩溃电压的接面放电，因此该NMOS组件汲极端的LDD结构不会因静电尖端放电的现象而先被静电损伤。利用这种做法，NMOS组件仍可保有LDD结构，因此该NMOS组件仍可使用较短信道的channel length，而且该NMOS组件的SPICE参数跟其它的NMOS组件相同，除了接面崩溃电压之外，不必另外抽取这种ESD-Implant的NMOS组件的SPICE参数。 

图6.2-2

6.2.2 Silicided-Diffusion Blocking Process (金属硅化物扩散层分隔制程)

　Silicided diffusion的主要目的在降低MOS组件在汲极与源极端的串联杂散电阻Rd及Rs，在一没有silicided diffusion的CMOS制程下，N+ diffusion的阻值约30~40Ω/□，但在有silicded diffusion的先进制程下，其阻值下降到约1~3Ω/□，由于扩散层的Sheet Resistance大幅降低，使得MOS组件的操作速度可以有效地提升，因而使CMOS技术可以做到更高频率的应用。silicided diffusion技术在0.35μm(含)以下的CMOS制程中已属于标准配备。 

　但当有silicided diffusion的MOS组件被用来做输出级的组件时，由于其Rd与Rs都很小，ESD电流很容易便经由PAD传导到MOS组件的LDD结构，一下子就因LDD做"尖端放电"而把MOS组件破坏掉，因此在0.35μm制程的MOS元件，其ESD防护能力更大幅度地下滑，画制再大尺寸(W/L)的组件当输出级也无法有效地提升其ESD防护能力。为了提升输出级的ESD防护能力，在制程上发展出Silicided-Diffusion Blocking的制程技术，其概念乃把输出级用的NMOS组件中的silicided diffusion去除，使其汲极与源极的 sheet Resistance回复到30~40Ω/□的阻值，因而使MOS组件具有较高的Rd与Rs，较大的Rd与Rs可以有效地提升MOS元件对ESD的防护能力。为了达成上述目的，在制程上需要多用一层光罩来定义出silicided diffusion blocking的区域，如图6.2-3所示。实验数据显示，channel width W=300μm的NMOS组件在silicided diffusion制程下(含LDD结构)，其HBM的ESD耐压度低于1000V，但若使用silicided-diffusion blocking的技术，在相同channel width下(含LDD结构)，其 ESD耐压度可提升到约4000V，这显示了Silicided-diffusion Blocking Process用在I/O组件上对ESD防护能力的提升作用 。虽然Silicided-diffusion Blocking技术对ESD防护能力有所提升，但除了增加制程复杂度之外，亦会因Silicided-diffusion的Blocking处理过程而容易造成污染的问题，这会造成低良率(low yield)的问题，因此在制程处理上需要更精细的技术控制。 

图6.2-3

　当然，亦可在有silicided diffusion的制程上，同时利用 ESD-Implant技术去掉LDD结构，再用Silicided-diffusion Blocking技术去除输出级MOS组件的Silicided diffusion，这样更可以大幅提升CMOS IC输出级的ESD防护能力，但其相对地在制程处理上的步骤及制造成本也会增加。 

　除了利用Silicided-diffusion Blocking技术来去除输出级NMOS的silicided diffusion之外，另有一种高明的技巧可达到相同的功效而不需要用到Silicided-diffusion Blocking的制程处理。图6.2-4显示了这种利用N-well来达到Silicided-diffusion Blocking的作用。在图6.2-4中，其汲极(Drain)的N+diffusion是断开的，位于中央中间的N+ diffusion利用contact连接出去当汲极端，而断开的区域(Field-oxide区域)利用N-well结构把这中间的N+ diffusion连接到MOS信道的汲极N+diffusion去。这N-well的作用等效是个电阻作用，用来限制ESD放电的瞬间峰值电流；另外在contact下方包有N-well结构，更可防止因ESD电流造成contact spiking而使汲极与P-substrate短路的现象。利用这种N-well电阻的作法，只要在布局(Layout)时把汲极的N+ diffusion断开，再画上 N-well做适当的连接即可达成，不需要用到Silicided-diffusion Blocking的额外光罩及制程处理程序。利用布局上控制Field -Oxide区域的spacing，即可做出不同大小的N-well电阻。这N-well电阻会影到输出级的推动能力，但只要稍微加大输出级的组件尺寸(W/L)即可适度地回复其正常的推动能力，而达到实用且省钱的最佳效果。 

图6.2-4